날이 갈수록 기하급수적으로 증가하는 데이터를 병목 현상 없이 처리하기 위해서는 병렬 연산 시스템의 꾸준한 성능 향상이 필수적입니다. 서버, 슈퍼컴퓨팅 센터 등 대규모 연산 시스템에서는 이러한 고성능 프로세서들이 서로 데이터를 주고받으며 연산을 수행합니다. 이 때, 각각의 프로세서는 많은 양의 데이터를 신속하게 처리하고 결과를 다른 프로세서와 주고받아야 하므로 높은 칩간 대역폭이 필요하며, 칩간 대역폭은 인터페이스가 시스템 레벨에서 성능 병목현상을 유발하지 않을 정도로 충분해야 합니다. 이 때, 넓은 칩간 대역폭을 보장하는 회로를 고속 유선 송수신기, 고속 칩간 유선 인터페이스 등으로 부르며, 이러한 회로의 중요성이 고성능 연산 시스템 설계에서 점점 더 커지고 있습니다. 칩간 유선 인터페이스의 레인당 데이터 전송률은 지난 20년이 넘는 시간동안 지속적으로 향상되어 왔으나, 최근 들어 더욱 더 가파르게 증가하는 연산 능력 요구치를 만족시키기 위해서는 송수신 시스템에서 기존의 성능 증가폭보다 더 큰 폭의 성능 향상은 물론 칩 면적, 에너지 효율 향상이 필수적입니다.

본 연구는 차세대 고성능 프로세서간 연결성 확보를 위한 광대역 칩간 유선 인터페이스 연구를 목표로 합니다. 고밀도 고속 인터페이스에서 발생하는 레인간 간섭을 상쇄하고 주파수 대역폭 사용 효율을 높이며, 근거리 인터페이스에서 강하게 발생하는 반사파에 대응하기 위한 신호 변조 방법에 대해 연구하고 이를 회로로 구현하고자 합니다. 또한 고밀도 송수신기에서 핀 효율 향상을 위한 다중 레인 신호 인코딩, 디코딩 방법에 대해 연구하여 칩의 엣지 밀리미터당 송수신기 집적도를 높이고 대역폭을 향상시키는 방법에 대해 연구하고자 합니다. 그리고 이러한 신호 변조 방법, 인코딩, 디코딩을 면적 및 에너지 효율적으로 구현 가능하게 하는 아날로그 인터페이스 회로를 개발하고자 합니다.

본 연구를 통해 고밀도 고속 유선 인터페이스에서 발생하는 레인간 간섭과 반사파로 인한 비트 에러율 증가 등의 문제를 해결하고 칩 엣지 밀리미터당 데이터 전송률의 획기적인 향상을 통해 미래 고성능 연산 시스템을 위한 반도체 설계 핵심기술을 선점할 수 있을 것으로 기대합니다.